Capítulo 2. VHDL para simulación

Tabla de contenidos

2.1. Tiempo transcurrido

2.2. Constantes

2.3. Demoras de tiempo

2.3.1. Esperar a que una o más señales cambien
2.3.2. Esperar a que se cumpla una condición
2.3.3. Esperar una cantidad de tiempo determinada
2.3.4. Esperar en forma indefinida
2.3.5. Ejemplos de esperas

2.4. Caracteres y cadenas de caracteres

2.5. Informar y detener

2.6. Conversión a texto

2.7. Procedimientos y funciones

2.8. Manejo de archivos

2.8.1. Modelo de archivos usado en VHDL
2.8.2. Biblioteca y paquete necesarios
2.8.3. File handlers
2.8.4. Abrir y cerrar archivos
2.8.5. Lectura y escritura de líneas completas
2.8.6. Leyendo el contenido de una línea
2.8.7. Armando el contenido de una línea
2.8.8. Entrada y salida estándar
2.8.9. Ejemplo de escritura y lectura
2.8.10. Tipos IEEE

2.9. Demoras en señales

2.9.1. Modelo de demoras por transporte
2.9.2. Modelo de demoras inerciales
2.9.3. Asignación generalizada
2.9.4. Diferencia entre ambos tipos de demoras

En este capítulo se introducen los elementos del lenguaje VHDL que nos ayudarán a escribir bancos de pruebas. Algunos de los elementos descriptos en las siguientes secciones pueden usarse para la síntesis, pero en general están más orientados a la simulación.

Se explica la sintaxis utilizada en VHDL 93 que es la versión más difundida del VHDL. No todos estos elementos existían en VHDL 87.


Conceptos		Tiempo transcurrido